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軟件無(wú)線電中通常采用的ADC和DAC的結(jié)構(gòu)包括以下4種類型：
（1）并行結(jié)構(gòu)，包括Flash-ADC和串狀DAC；
（2）分段結(jié)構(gòu)，包括折疊內(nèi)插ADC和“分段”梯形DAC；
（3）迭代結(jié)構(gòu)，包括分區(qū)ADC、流水線型ADC、逐次逼近型ADC；
（4）Σ-△結(jié)構(gòu)，包括Σ-△ADC和DAC。
下面以ADC為例對(duì)以上幾種結(jié)構(gòu)進(jìn)行介紹。
1．并行結(jié)構(gòu)
并行結(jié)構(gòu)的數(shù)據(jù)轉(zhuǎn)換器的基本思想是：同時(shí)比較待轉(zhuǎn)換的信號(hào)電平與所有級(jí)別的量化電平之間的關(guān)系，在模擬信號(hào)和數(shù)字信號(hào)之間相互轉(zhuǎn)換。并行結(jié)構(gòu)所對(duì)應(yīng)的A/D和D/A轉(zhuǎn)換器件分別為Flash-ADC和串狀DAC。
Flash-ADC內(nèi)含一列并聯(lián)比較器，一列由電阻分壓器產(chǎn)生的電平作為相應(yīng)的比較器的基準(zhǔn)電壓。被轉(zhuǎn)換的模擬電壓信號(hào)同時(shí)加到全部比較器上，各比較器的輸出經(jīng)編碼后作為ADC的輸出，如圖2.12所示。
一個(gè)分辨率為N（bit）的Flash-ADC含有2N個(gè)精密電阻，2N?1個(gè)高速比較器；分辨率每增加1bit，需要增加2N個(gè)精密電阻和2N個(gè)高速比較器，這會(huì)大大增加集成的復(fù)雜度和器件功耗。因此一般Flash-ADC的分辨率無(wú)法達(dá)到很高。
串狀DAC是實(shí)現(xiàn)Flash-ADC的逆操作，因使用電阻串來(lái)構(gòu)造參考電壓而得名，在有的書(shū)中也被稱為開(kāi)爾文分配器。串狀DAC依靠待轉(zhuǎn)換數(shù)據(jù)來(lái)控制一組開(kāi)關(guān)，以產(chǎn)生合適的電流通過(guò)精密電阻，從而產(chǎn)生合適的模擬信號(hào)電壓。
并行結(jié)構(gòu)只需要一級(jí)模擬電路，因此具有設(shè)計(jì)簡(jiǎn)單，轉(zhuǎn)換時(shí)間短，速度快的優(yōu)點(diǎn)，在所有可能的結(jié)構(gòu)中提供快的數(shù)據(jù)轉(zhuǎn)換。在分辨率要求較低的情況下，F(xiàn)lash-ADC和串狀DAC兩種結(jié)構(gòu)都容易采用超大規(guī)模集成電路（VLSI）進(jìn)行設(shè)計(jì)。然而，由于比較器（或開(kāi)關(guān)）和精密電阻的數(shù)量隨著轉(zhuǎn)換器的分辨率呈指數(shù)增長(zhǎng)，F(xiàn)lash-ADC和串狀DAC的芯片面積和功耗也隨之呈指數(shù)增長(zhǎng)。
在PLC發(fā)展的初期，沿用了設(shè)計(jì)繼電器電路圖的方法來(lái)設(shè)計(jì)梯形圖程序，即在已有的些典型梯形圖的基礎(chǔ)上，根據(jù)被控對(duì)象對(duì)控制的要求，不斷地修改和完善梯形圖。有時(shí)需要多次反復(fù)地調(diào)試和修改梯形圖，不斷地增加中間編程元件和觸點(diǎn)，后才能得到一個(gè)較為滿意的結(jié)果。這種方法沒(méi)有普遍的規(guī)律可以遵循，設(shè)計(jì)所用的時(shí)間、設(shè)計(jì)的質(zhì)量與編程者的經(jīng)驗(yàn)有很大的關(guān)系，所以有人把這種設(shè)計(jì)方法稱為經(jīng)驗(yàn)設(shè)計(jì)法。它可以用于邏輯關(guān)系較簡(jiǎn)單的梯形圖程序設(shè)計(jì)。
用經(jīng)驗(yàn)設(shè)計(jì)法設(shè)計(jì)PLC程序時(shí)大致可以按下面幾步來(lái)進(jìn)行：分析控制要求、選擇控制原則；設(shè)計(jì)主令元件和檢測(cè)元件，確定輸入輸出設(shè)備；設(shè)計(jì)執(zhí)行元件的控制程序；檢查修改和完善程序。
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